edaninbasinaN
Centipat
- Katılım
- 10 Aralık 2023
- Mesajlar
- 1
Daha fazla
- Cinsiyet
- Kadın
Arkadaşlar merhaba. FPGA ile uğraşıyorum ve System verilog dili üzerinden tasarımlarımı yapıyorum. Vivado programı üzerinden simülasyon aracını vivadonun kendi aracı değil de modelsim olarak ayarladım ve nedense aşağıya görselini bıraktığım hataları alıyorum. Bunu nasıl halledebilirim? Yardımcı olursanız çok sevinirim. Şimdiden çok teşekkür ederim.
