BerkayBilgin1
Hectopat
- Katılım
- 18 Kasım 2019
- Mesajlar
- 383
- Çözümler
- 2
Daha fazla
- Cinsiyet
- Erkek
Selamlar, Verilog için basit seviyede bir kod yazdım fakat daha çok yeniyim ve bir türü hatayı bulamadım. Bu kodda syntax hatası veriyor. Çözümü nedir?
Kod:
module jdoodle(a1,a0,b1,b0,m3,m2,m1,m0);
input a1,a0,b1,b0;
output m3,m2,m1,m0;
assign m3=a1+a0+b1+b0;
assign m2=(a1&(~a0)&b1)+(a1&b1&(~b0));
assign m1=(a1&(~b1)&b0)+(a1&(~a0)&b0)+((~a1)&a0&b1)+(a0&b1(~b0));
assign m0=a0&b0;
endmodule
module testbench1(a1,a0,b1,b0,m3,m2,m1,m0);
reg a1,a0,b1,b0;
wire m3,m2,m1,m0;
jdoodle func (.a1(a1), .a0(a0), .b1(b1), .b0(b0), .m3(m3), .m2(m2), .m1(m1), .m0(m0));
initial begin
a1=0; a0=0; b1=0; b0=0; #10
a1=0; a0=0; b1=0; b0=1; #10
a1=0; a0=0; b1=1; b0=0; #10
a1=0; a0=0; b1=1; b0=1; #10
a1=0; a0=1; b1=0; b0=0; #10
a1=0; a0=1; b1=0; b0=1; #10
a1=0; a0=1; b1=1; b0=0; #10
a1=0; a0=1; b1=1; b0=1; #10
a1=1; a0=0; b1=0; b0=0; #10
a1=1; a0=0; b1=0; b0=1; #10
a1=1; a0=0; b1=1; b0=0; #10
a1=1; a0=0; b1=1; b0=1; #10
a1=1; a0=1; b1=0; b0=0; #10
a1=1; a0=1; b1=0; b0=1; #10
a1=1; a0=1; b1=1; b0=0; #10
a1=1; a0=1; b1=1; b0=1; #10
end
endmodule
